quartus13.1 fitter时关于PLL问题
Error (175001): Could not place fractional PLL <PLL name>这是怎么回事啊？请大侠解决下，谢谢 FPGA 内部的 pll 资源有限，需要确定你是否超过了pll 资源数或者单个PLL的clock输出过多。
当然也有可能你的设计过于复杂，导致布线的时候PLL时钟布不过去了。这个可能需要优化设计或者借助 chip planer来了。
我做了试验，一个简单的工程，工程只有只加入两个PLL，每个PLL输出两个时钟，然后对PLL的时钟对外输出。还是不一样的不能FIITER。
只加一个PLL是可以的。我的芯片是5CSEMA5F31C6,其可用的PLL资源致少有4个以上啊。
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