clack411 发表于 2011-11-14 16:04:24

關於DE2-70的SDRAM時脈設定

在sopc_bulide中我依照範例 預設是100MHz 但由於要提升速度 想提高時脈

我看DATASHEET 42S83200B-16160B是可以吃 100 125 143 166 MHz的時脈



但由於PLL只能製造出 100125 的 所以我改用125的時脈

但提升之後 可以正常編譯但跑NIOS 後 會出錯



所以想請問一下 用過的人 幫我看看   是哪邊設定沒有更改到??

tingtang 发表于 2011-11-14 20:19:59

有个PLL的时钟相移，时钟变快了，相移也要变，便多少我不知道，不过你可以看看50M,100M分别偏移多少，在估计一下120M的.

clack411 发表于 2011-11-14 21:39:27

了改 ~等等來改看看希望有用

謝謝樓上的解惑

lubyaz 发表于 2011-11-22 22:43:53

说的不错！默默的等待楼下回复了

693294195 发表于 2012-3-5 11:14:22

学习之，不错的一篇文章
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